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논문 기본 정보

자료유형
학술저널
저자정보
저널정보
한국마이크로전자및패키징학회 마이크로전자 및 패키징학회지 마이크로전자 및 패키징학회지 제25권 제4호
발행연도
2018.1
수록면
41 - 45 (5page)

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패널 레벨 패키지(Panel Level Package)에서 공정 단계별로 발생하는 휨(warpage)에 대해 유한요소법을 이용하여 전산모사를 진행하였다. 5 × 5 mm2 크기의 실리콘 칩이 총 221개가 포함된 122.4 × 93.6 mm2 크기의 패널에 대해서① EMC 몰딩, ② detach core 부착, ③ 가열, ④ 캐리어 분리, ⑤ 냉각의 5 단계에 대해서 해석을 수행하였으며, 캐리어와 detach core 소재로 유리와 FR4의 조합이 휨 현상에 미치는 영향을 조사하였다. 캐리어 및 detach core의 소재에 따라공정 단계별로 휨의 경향이 다르게 나타나고 있으나, 최종적으로는 유리를 캐리어로 사용하는 경우에 detach core의 소재와 관계없이 FR4 캐리어에 비해 낮은 휨 값을 나타내었으며 유리 캐리어와 유리 detach core의 조합에서 가장 낮은 휨값이 관찰되었다.

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S. E. Kim / 2015 / Wafer level Cu-Cu direct bonding for 3D integration / Microelectronic Engineering 137:158 google schola 조영학 / 2013 / 3D 적층 IC를 위한 웨이퍼 레벨 본딩 기술 / 마이크로전자 및 패키징학회지 20(1):7~13 dbpia Philip Garrou / 2000 / Wafer Level Chip Scale Packaging (WLCSP): An Overview / IEEE Trans. Adv. Packag 23(2):198 google schola C.-F. Tseng / 2016 / InFO (Wafer Level Integrated Fan-Out) Technology / Proc. 66th Electronic Components and Technology Conference (ECTC) :1 google schola T. G. Lim / 2018 / Electrical design for the development of FOWLP for HBM integration / Proc. 68th Electronic Components and Technology Conference (ECTC) :2136 google schola

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