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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2015.6
- 수록면
- 430 - 433 (4page)
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In this paper, we present the design of AES cipher processor based on Modified S-Box. In order to achieve minimized hardware complexity, sharing the S-Boxes for round transformation with the key scheduler are utilized. Also, the S-Boxes is designed by applying composite field arithmetic on GF(((2²)²)²) for further reducing the area of S-Boxes. The proposed AES cipher processor is coded in Veilog-HDL, and synthesized through the use of Xilinx ISE 14.7 tool. In order to verify the designed processor, timing simulation is also performed by using simulator, ModelSim 10.3.
목차
Abstract
Ⅰ. 서론
Ⅱ. 개선된 AES 암호 프로세서 설계
Ⅲ. 구현 및 성능 평가
Ⅳ. 결론
참고문헌
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