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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2014.6
- 수록면
- 249 - 252 (4page)
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This paper proposed a low power CMOS Flash-SAR ADC which consists of a Flash ADC for 2 most significant bits and a SAR ADC with capacitor DAC for 8 least significant bits. Employment of a Flash ADC allows the proposed circuit to enhance the conversion speed. The SAR ADC with capacitor DAC provides a low power dissipation. The proposed ADC consumes 136μW with a power supply of 1V under a 0.18μm CMOS process and achieves 9.16 effective number of bits for sampling frequency up to 2MHz. Therefore it results in 120fJ/step of Figure of Merit (FoM).
목차
Abstract
I. 서론
II. 제안하는 플래시-SAR ADC 설계
Ⅲ. 모의실험 결과 및 고찰
Ⅳ. 결론
참고문헌
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